LLM智能体在FPGA上设计RISC-V CPU

LLM智能体借FPGA在环评估加速RISC-V CPU设计迭代

资讯摘要

论文提出一种开发环境，让LLM智能体在FPGA上实现CPU候选设计，并用板载性能测量指导设计决策。作者将其用于在人工监督下把单周期RV32I核演进为三宽乱序RV32IM核，最终设计在Artix-7 FPGA上以130 MHz达到5.61 CoreMark/MHz。对同一候选运行8000次CoreMark迭代时，含实现的FPGA评估比单线程RTL仿真快9.6倍；板级测量还发现某候选在短诊断中表现改善、长跑却出现性能退化，据此完成RTL根因分析与修复。

要点速读

1. 论文提出LLM智能体在FPGA上实现CPU候选，并用板载测量指导设计决策。
2. 作者报告最终三宽乱序RV32IM核在Artix-7上以130 MHz达到5.61 CoreMark/MHz。
3. 同一候选跑8000次CoreMark迭代时，含实现的FPGA评估比单线程RTL仿真快9.6倍。

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采集于 2026/10/31 08:00:18（北京时间）。 arXiv 日期为本次公告时间，论文初次投稿日期请查看原文版本记录。