MCTS-SFT：用搜索引导推理轨迹筛选提升Verilog生成

搜索筛选并保留结构化设计计划可提升Verilog生成微调效果

资讯摘要

论文提出MCTS-SFT，一个由验证器引导的框架，用于为Verilog生成模型的监督微调筛选推理轨迹。该框架把轨迹构建视为对中间推理状态的搜索，用蒙特卡洛树搜索将完整Verilog生成的功能反馈回传至早期设计决策。作者还提出Plan-MCTS，在显式表示接口、时序、状态、行为和更新规则的紧凑硬件设计计划上进行搜索。实验显示，Plan-MCTS的功能性轨迹正确率最高，达84.2%；在相同轨迹下保留显式计划可将pass@10从52.56%提升至57.7%。

要点速读

1. MCTS-SFT用蒙特卡洛树搜索把完整Verilog生成的功能反馈传播到早期设计决策，以筛选SFT推理轨迹。
2. Plan-MCTS在显式表示接口、时序、状态、行为和更新规则的硬件设计计划上搜索，功能轨迹正确率84.2%，高于一次性结构化规划的81.9%和无引导树探索的82.0%。
3. 在相同Plan-MCTS轨迹与Verilog输出下，SFT时保留显式搜索计划使pass@10从52.56%升至57.7%；另一项6000条轨迹研究中，MCTS筛选的监督在VerilogEval-v2上比全响应思维链蒸馏的pass@10最多高3.7个百分点，生成长度约减少50%。

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采集于 2026/10/31 08:00:18（北京时间）。 arXiv 日期为本次公告时间，论文初次投稿日期请查看原文版本记录。